半导体逆向工程领域的权力格局正在发生微妙变化。过去几十年，TechInsights 长期占据行业主导地位，但近日，Dylan Patel 创立的 SemiAnalysis 通过其新成立的 STEEL 实验室，发布了首份公开芯片拆解报告，对象直指全球瞩目的华为 Mate 80 Pro 所搭载的麒麟 9030 Pro 处理器——这款芯片采用中芯国际最先进的 N+3 制程工艺。

这次发布的时机颇为讲究。TechInsights 目前正被私募股权出售，而 SemiAnalysis 的营收已然超越这家老牌巨头。Dylan 选择在此节点，凭借一份技术深度极高的拆解报告，配合俄勒冈州实验室的实拍芯片显微照片，向市场亮出了利剑。

报告的核心结论极具冲击力：SMIC N+3 工艺的最小金属间距（M0 pitch）仅为 32.5nm，比 Intel 最新 Panther Lake 处理器所使用的 18A 制程的 36nm 还要小。

这条信息初看足以震动整个半导体行业——在没有 EUV 光刻机的情况下，中芯国际竟能在金属间距上超越 Intel？然而，SemiAnalysis 在报告的第二段便主动降温，指出这其实是一个“cherry picked metric”（被刻意挑选的指标），并不代表整体制程的综合领先。

密度追平，但代价显著

从晶体管密度来看，SMIC 的 N+3 工艺确实达到了台积电成熟 N6 级别的水准。

STEEL 实验室通过 TEM（透射电子显微镜）截面分析，测得 N+3 的 Bohr 密度为 113.4 MTr/mm²，略高于台积电 N6 的 107.7 MTr/mm²。单元高度从 N+2 的 252nm 缩减至 228nm，接触栅极间距（CGP）也从 63nm 收窄至 57nm。这些数据表明，SMIC 在完全依赖 DUV 光刻的条件下，成功将逻辑密度推向了台积电成熟 7nm 级别的水平。

但这背后隐藏着高昂的代价。

为了实现这一密度，SMIC 在 M0 层采用了自对准四重图案化（SAQP）工艺，即通过一张光罩图案的四次反复加工来绘制更精细的线条。相比之下，台积电 N6 在同一层仅需双重图案化（SADP）。四重图案化意味着更多的光罩数量、更高的套刻精度要求、更复杂的工艺流程，以及显著提升的成本。

从 SemiAnalysis 的截面图中可以清晰看到 SAQP 带来的工艺代价：N+3 的 M0 沟槽呈现出明显的倒梯形轮廓（底部比顶部窄），沟槽底部还存在清晰的阻挡层富集带。尽管这种形貌有利于铜填充，但在 32.5nm 的间距下，工艺控制的难度呈指数级上升。

用一个精炼的比喻来总结：SMIC 制造了与台积电同等面额的“钞票”，但每张的印刷成本是后者的数倍，且良率风险更大。密度相当，但经济账本完全不同。

麒麟 9030：在限制中极致压榨硅片空间

华为海思的芯片设计能力在此次拆解中展现出另一层面的故事。

从芯片面积来看，麒麟 9030 与上一代 9020 几乎一致（约 140mm²），但内部集成了更多模块：CPU 核心从 1 个大核 + 3 个中核升级至 1 个大核 + 4 个中核，GPU 计算单元从 4 个增至 6 个，NPU 也增加了一个 Tiny 核心，各级缓存全线扩容。这完全得益于 N+3 制程带来的密度提升，让华为在固定尺寸内塞入了更多逻辑单元。

在性能方面，STEEL 实验室引用的公开跑分数据提供了清晰的定位：麒麟 9030 的 GPU 性能（Maleoon 935）大致追平了 2022 年的旗舰级别，3DMark WLE 跑分相比上一代提升 70%，略超骁龙 8+ Gen 1。但与当前顶级旗舰骁龙 8 Elite Gen 5 相比，差距仍在 2.4 到 2.6 倍之间。

CPU 的表现更能说明问题。大核 TaiShan Prime 的每时钟性能（IPC）大致相当于 2021 年的 Arm Cortex-X2 设计。相比之下，苹果 2020 年发布的 M1 Firestorm 核心，IPC 仍高出 35%；而最新的 Apple M5 P 核心，IPC 高出 60%，绝对性能达到 2.7 倍。

差距的根源不在设计本身，而在于制造工艺。苹果和高通使用的是台积电 N4、N3P 等先进制程，这些工艺在电压-频率曲线上具有本质优势：同样面积可容纳更多晶体管，同样功耗可运行更高频率。华为的核心设计水平对标行业一线的上一代产品，却不得不受制于两代之前的制造工艺。

制程放缓，华为押注“折叠”路线

拆解报告中最具前瞻价值的部分，是华为在 2026 年 ISCAS 会议上公布的 τ缩放定律（Tau Scaling）和 LogicFolding 路线图。

传统的半导体缩放始终在二维平面上推进：缩小晶体管尺寸、细化金属线宽。摩尔定律数十年的核心即在于此。而华为提出的 τ缩放，将优化目标从空间域转向时间域，核心是缩短数据移动和处理的时间成本——包括晶体管开关延迟、信号传播延迟、计算与存储之间的延迟。

LogicFolding 是这套理论的工程实现方式。简而言之，它将同一个逻辑模块拆分为上下两层，面对面堆叠，并通过超精细间距的混合键合技术连接。这一设计的直接收益是缩短了最长的信号路径。现代芯片中，很大一部分功耗和延迟源于驱动长连线和中继缓冲器。通过垂直折叠逻辑块，关键路径变短，频率得以提升，功耗随之下降。

华为公布了一条激进的路线图：麒麟 9030 的大核频率为 2.75GHz，实验室已成功跑通 3.39GHz 的样片，目标是在 2031 年达到 5GHz，同时通过 3D 堆叠将等效密度提升至 295 MTr/mm²，对标台积电 14A 级别。

SemiAnalysis 对此保持谨慎。他们指出，华为的密度计算方式与传统代工厂不同：3D 堆叠的密度是按封装面积计算的，将多层有源逻辑堆叠在一起，自然会得出更高的数字。若采用同样方法计算 AMD 的 MI450X（N2 顶层+N3P 底层），理论密度可高达 460.2 MTr/mm²，远超华为 2031 年的目标。

然而，技术方向本身值得关注。华为选择这条路径，本质上是在制程受限的前提下，将“代工厂的活”揽到了系统设计公司身上。AMD 的 V-Cache 在缓存层进行 3D 堆叠，MI350X 将 IO 和互联模块转移到底层芯片，而华为的计划更为彻底：直接拆分同一逻辑块并进行垂直分布——这在工程难度上是另一个量级的挑战。

出口管制重塑竞争维度

SemiAnalysis 的最终结论十分直接：出口管制并未阻止中国的芯片进步，但改变了进步的路径和代价。

SMIC 的 N+3 工艺证明，无需 EUV 也能实现 N6 级别的逻辑密度。然而，这条路径成本更高、工艺更复杂、良率更难控制。每向前一步，边际难度都在加大：更多光罩、更严格的套刻精度、更昂贵的多重图案化。理论上，N+4 可以达到 137.8 MTr/mm²（对标台积电 N5），N+5 若加入背面供电工艺，甚至可接近 Intel 18A 的 HP 库。但每一步都比前一步更难、更贵、容错空间更小。

与此同时，SMIC 的 N+2 和 N+3 制程正在向华虹转移，阿里平头哥、寒武纪等设计公司也可能成为受益者。芯片制造知识从单一代工厂向更广泛的生态系统扩散，这使得针对单一企业的制裁效力进一步被稀释。

在设计端，华为与北京大学已开始为 LogicFolding 开发国产 EDA 工具原型。这虽不能完全替代 Synopsys 和 Cadence 的完整工具链，但标志着国产 EDA 正朝着“架构-制程-封装协同优化”的方向演进。

一个值得关注的细节：STEEL 在拆解中发现，麒麟 9030 Pro 的 DRAM 来自三星（K4L2E165YD，LPDDR5X-9600，1a 工艺节点），而 16GB 的 Pro Max 版本同时出现了三星和长鑫存储（CXMT）的封装。长鑫的芯片封装日期标注为 2025 年第 45 周，制程密度与业界 1z 级别相当。这意味着中国存储芯片已开始进入华为旗舰供应链，尽管制程仍落后于三星和 SK 海力士一到两代。

对投资者而言，真正值得跟踪的信号在于：华为的 3D 堆叠路线能否在成本可控的前提下，使国产芯片在手机、AI 推理、网络设备等场景中达到“够用”的门槛。一旦“够用”成立，这条供应链的战略价值将被重新定价。

市场资讯部点评：SemiAnalysis 的这份拆解报告，不仅呈现了华为在制程受限下的技术与工程极限，更深刻揭示了出口管制重塑下的中国半导体生存路径。从 SMIC 以高成本堆叠密度的无奈之举，到华为以 3D 堆叠寻求“另类突围”的激进规划，整条产业链呈现出一种转型期的韧性。值得警惕的是，密度数字的光鲜背后是经济账本与良率现实的巨大差距。国产替代已进入“够用”阶段，但距离“好用”仍有不短的路程。对于产业投资者而言，应重点关注 3D 堆叠方案的工程落地速度以及长鑫等存储厂商的制程追赶节奏，这将是决定国产供应链能否实现“二次定价”的关键节点。